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      <title>Arquitetura e Organização de Computadores by </title>
      <link>https://padlet.com/masetto153/kc8rb8saoxqg6nrp</link>
      <description>Feito por Bruno Henrique de Jesus Masetto</description>
      <language>en-us</language>
      <pubDate>2021-09-17 22:20:00 UTC</pubDate>
      <lastBuildDate>2021-09-17 23:03:32 UTC</lastBuildDate>
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         <title>Arquitetura Harvard</title>
         <author>masetto153</author>
         <link>https://padlet.com/masetto153/kc8rb8saoxqg6nrp/wish/1749703074</link>
         <description><![CDATA[<div>É um conceito mais recente que a arquitetura de Von Neumann, surgiu com a necessidade de o microcontrolador trabalhar em velocidades mais altas. Possui duas memórias independentes e se baseia na separação de barramentos de dados das memórias onde se encontram as instruções, permitindo o acesso simultâneo de ambas pelo processador. Sua principal vantagem é a ligação dupla às memórias de dados e código, permitindo ao processador ler uma instrução enquanto acessa à memória e permite o Pipeline (Pipeline é uma técnica de implementação de processadores que permite a sobreposição temporal das diversas fases de execução das instruções)</div>]]></description>
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         <pubDate>2021-09-17 22:34:51 UTC</pubDate>
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         <title>Arquitetura Von-Neumann</title>
         <author>masetto153</author>
         <link>https://padlet.com/masetto153/kc8rb8saoxqg6nrp/wish/1749707721</link>
         <description><![CDATA[<div>Se caracteriza pela possibilidade de armazenar seus programas no mesmo espaço (de memória) em que guarda seus dados.<br>Reune: Memória, ULA, UCP, registradores e UC.<br>Sua arquitetura é muito mais simples porém é mais lento pois não permite o acesso simultâneo às memórias.<br>A desvantagem deste modelo é o Gargalo de Neumann que se caracteriza pela limitação da capacidade de processamento na transmissão de dados entre CPU e memória pelo "atraso" tecnológico dos barramentos.</div>]]></description>
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         <pubDate>2021-09-17 22:40:59 UTC</pubDate>
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      <item>
         <title>Processador Anti-Hacker Morpheus</title>
         <author>masetto153</author>
         <link>https://padlet.com/masetto153/kc8rb8saoxqg6nrp/wish/1749711973</link>
         <description><![CDATA[<div>O processador anti-hacker Morpheus foi desenvolvido com o intuito de que os computadores se defendam contra ameaças, possibilitando possíveis ataques de hackers, criptografando e reorganizando os bits chave entranhados em seu código à uma taxa de 20 vezes por segundo.<br>Seu funcionamento se dá de modo que o processador, diferente de processadores comuns, não usa softwares e/ou pathces para corrigir vulnerabilidades conforme elas surgem, o Morpheus realiza um processo chamado "Churn" que consiste na aleatorização de seus bits chave fazendo com que as vulnerabilidades sejam praticamente impossíveis de abrirem uma brecha para uma possível invasão.</div>]]></description>
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         <pubDate>2021-09-17 22:47:07 UTC</pubDate>
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      </item>
      <item>
         <title>Utilização do Morpheus nas arquiteturas mencionadas</title>
         <author>masetto153</author>
         <link>https://padlet.com/masetto153/kc8rb8saoxqg6nrp/wish/1749718304</link>
         <description><![CDATA[<div>Para o modelo de Von-Neumann, este modelo de processador até poderia funcionar porém talvez se daria de forma não 100% efetiva, pois o processo de aleatorização de seus bits chave se dão de forma muito rápida (cerca de 20 vezes por segundo), fazendo com que possíveis Gargalos de Neumann tornasse esse processador não muito indicado pois os barramentos estariam muito ocupados transferindo dados para o "Churn". Os processadores indicados são os processadores CISC (Complex Instruction Set Computers).<br><br>Para o modelo de Harvard, esse processador seria ideal pois os modelos de processadores indicados para esta arquitetura são os processadores RISC (Reduced Instruction Set Computer); Os processadores com tecnologia RISC têm um conjunto reduzido de instruções, e podem trabalhar com frequências maiores sem terem problemas de superaquecimento e sem os Gargalos de Neumann. Assim o Morpheus já sendo um processador de tecnologia RISC, acabaria sendo de muita valia para esta arquitetura, não limitando a velocidade de transferência e de leitura de dados e também ao processo de aleatorização de seus bits chave.</div>]]></description>
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         <pubDate>2021-09-17 22:55:59 UTC</pubDate>
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      </item>
      <item>
         <title>Referências bibliográficas</title>
         <author>masetto153</author>
         <link>https://padlet.com/masetto153/kc8rb8saoxqg6nrp/wish/1749720979</link>
         <description><![CDATA[<div>https://www.diegomacedo.com.br/arquitetura-von-neumann-vs-harvard/<br>http://downtudogei.blogspot.com/2012/04/arquitetura-de-von-neumann-e-de-harvard.html<br>https://www.inovacaotecnologica.com.br/noticias/noticia.php?artigo=processador-anti-hacker-ataque-antes-ele-comece&amp;id=010150190508#.YUUduhHPzcd<br>https://www.icloud.com.br/5406/o-que-e-arquitetura-e-organizacao-de-computadores<br>https://g1.globo.com/economia/tecnologia/blog/altieres-rohr/post/2019/05/08/pesquisadores-desenvolvem-processador-a-prova-de-hackers-para-reduzir-impacto-de-ataques.ghtml<br><br><strong><br></strong><br></div>]]></description>
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         <pubDate>2021-09-17 22:59:51 UTC</pubDate>
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