Informe Final FET by SEBASTIAN CHICATA BLAS

Solucione el circuito mostrado en la fig.2, dando el punto “Q”

sebastianchicatab — 2024-11-29 02:29:37 UTC

Analizamos en DC

sebastianchicatab — 2024-11-29 02:30:41 UTC

Los condensadores hacen corte entonces el grafico queda como se muestra

Los datos del FET 2N5485

sebastianchicatab — 2024-11-29 02:33:46 UTC

sebastianchicatab — 2024-11-29 02:38:14 UTC

Analizamos en la primera malla y reemplazamos

Entonces: Id=0.617mA Vgs=1.65V Vds=3.33V Vg=0V

sebastianchicatab — 2024-11-29 02:41:17 UTC

sebastianchicatab — 2024-11-29 02:45:04 UTC

Id

sebastianchicatab — 2024-11-29 02:47:55 UTC

Vd

sebastianchicatab — 2024-11-29 02:48:16 UTC

Vs

sebastianchicatab — 2024-11-29 02:48:27 UTC

Vg

sebastianchicatab — 2024-11-29 02:48:48 UTC

Debido a que el Gate esta conectado a tierra entonces no ha voltaje

Vo

sebastianchicatab — 2024-11-29 02:52:55 UTC

Entonces la ganancia: Av=Vo/Vi=26.9mV/10mV Av=2.69

sebastianchicatab — 2024-11-29 02:53:50 UTC

Grafico:

sebastianchicatab — 2024-11-29 02:57:25 UTC

Azul entrada: 10mV

Rojo salida: 24.6mV

Tambien conocido como el diagrama BODE el cual indica la amplificación del JFET, ya que no solo amplifica en voltaje sino que tambien en frecuencia y se explica de la siguiente manera

sebastianchicatab — 2024-11-29 03:14:39 UTC

Diagrama BODE (Av vs f)

sebastianchicatab — 2024-11-29 03:15:06 UTC

Región de ganancia constante (banda media):

sebastianchicatab — 2024-11-29 03:15:44 UTC

En la banda de frecuencias medias, la ganancia del circuito es prácticamente constante y depende de los valores de las resistencias

Frecuencia de corte baja

sebastianchicatab — 2024-11-29 03:16:31 UTC

La frecuencia de corte baja se determina por los capacitores de acoplo (0.1 μF) y los valores de las resistencias con las que interactúan.

Frecuencia de corte alta

sebastianchicatab — 2024-11-29 03:17:09 UTC

La frecuencia de corte alta es afectada por las capacitancias internas del transistor JFET y la impedancia equivalente que las ve.

Dibuje la respuesta en frecuencia: Curva 20 log(Av) - vs - log(f)

eduardodurandc — 2024-11-29 03:27:56 UTC

tabla de datos

eduardodurandc — 2024-11-29 03:45:40 UTC

gráfica

eduardodurandc — 2024-11-29 04:04:43 UTC

Explique porqué se limita Vomax. sin distorsión de señal.

eduardodurandc — 2024-11-29 04:05:23 UTC

Trace la curva de salida ID vs VDS indicando los puntos de operación obtenidos. Indique

eduardodurandc — 2024-11-29 04:05:56 UTC

la zona del transistor y la recta de carga en cada caso.

Para la siguiente figura

eduardodurandc — 2024-11-29 04:42:06 UTC

circuito original

eduardodurandc — 2024-11-29 04:43:37 UTC

sebastianchicatab — 2024-11-29 04:45:53 UTC

sebastianchicatab — 2024-11-29 04:46:01 UTC

sebastianchicatab — 2024-11-29 04:46:44 UTC

sebastianchicatab — 2024-11-29 04:46:52 UTC

Rs = 1k

eduardodurandc — 2024-11-29 04:51:38 UTC

1. Presente las mediciones efectuadas, en el circuito original y en una hoja completa con todas las indicaciones.

ghandijaimesg — 2024-11-29 05:02:29 UTC

todas las indicaciones.

ghandijaimesg — 2024-11-29 05:03:42 UTC

Rs = 5.6 k

eduardodurandc — 2024-11-29 05:04:39 UTC

ghandijaimesg — 2024-11-29 05:05:05 UTC

ghandijaimesg — 2024-11-29 05:05:27 UTC

Rs=3.3 k y Rd=5.6 k

eduardodurandc — 2024-11-29 05:07:58 UTC

eduardodurandc — 2024-11-29 05:14:21 UTC

Cuando Vo llega a su valor máximo se va distorsionando debido a que los valores de los condensadores de acoplo poseen un valor máximo de operación causando que la señal se distorsione por lo que se debe limitar el Vo máx.

2. Trace la curva de transferencia Id-vs–Vgs, indicando los puntos de operación de la tabla llenada y las rectas de polarización; obtenida de: Vgs = - ID Rs. De la curva, aproximar los datos del FET como son: IDSS y Vpo. Explique las observaciones que diera a lugar.

ghandijaimesg — 2024-11-29 05:36:05 UTC

Primer Circuito

ghandijaimesg — 2024-11-29 05:46:05 UTC

Imágenes del circuito Paso 4

ghandijaimesg — 2024-11-29 05:51:48 UTC