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A PCI-SIG, grupo de empresas de tecnologia que regula o barramento PCI Express e periféricos compatíveis, anunciou no início de 2022 o conjunto de especificações da 6ª geração da interface. Trazendo como principal destaque o dobro da largura de banda em relação ao seu antecessor, o PCIe 6.0 se vale de algumas tecnologias únicas para garantir a alta taxa de transferência de dados, incluindo correção de erros e um novo método de transmissão de informações.

O PCIe 6.0 é oficializado cerca de 3 anos após a revelação do PCIe 5.0, marcando o retorno ao regime trienal de lançamentos de novas versões da interface de comunicação para PCs, após um hiato de 5 anos ocorrido durante a transição da 3ª para 4ª geração, decorrente de problemas no desenvolvimento de tecnologias que entregassem as velocidades esperadas.

Dobro de velocidade frente ao PCIe 5.0

A principal novidade do barramento PCIe 6.0 frente ao antecessor é o aumento de 100% na velocidade, que passa de 32 GT/s para 64 GT/s, e consequentemente na largura de banda - as taxas de transferência vão de 128 GB/s com 16 pistas, para 256 GB/s com as mesmas 16 pistas. Como consequência, slots ou periféricos que utilizem menos pistas também verão um aumento significativo na velocidade da transmissão dos dados.

O novo barramento PCIe 6.0 tem como principal novidade o aumento da largura de banda, que agora chega 256 GB/s com 16 pistas, o dobro do PCIe 5.0 (Imagem: PCI-SIG)

Com o aumento, um slot PCIe 6.0 x8 entrega a mesma velocidade de um PCIe 5.0 x16, enquanto um slot PCIe 6.0 x4 oferece taxas de transferência equivalentes a um slot PCIe 5.0 x8, e assim por diante. Os saltos na transmissão não são completamente surpreendentes, por atender ao cronograma da PCI-SIG, que busca dobrar a largura de banda a cada nova geração.

Novo método de transmissão e correção de erros

O PCIe 5.0 e gerações anteriores utilizam um método de sinal para envio de dados conhecido por Non-Return-to-Zero (NRZ). Basicamente, a cada pulso de energia transmitido pelo barramento, um bit de informação é enviado, entre duas opções: 0 ou 1. O NRZ atua continuamente e, representado em um gráfico, forma ondas que geram um espaço demarcado claro, identificado como "olho". Nesse sinal, temos apenas um olho.

Para permitir que as taxas de transferência fossem dobradas, o PCI-SIG implementou um novo método de sinal, o Pulse Amplitude Modulation with 4 levels (Modulação de Amplitude de Pulso com 4 níveis), ou apenas PAM4. Diferente do NRZ, o PAM4 envia dois bits por pulso, combinando 0 e 1 em quatro estados: 00, 01, 10 e 11.

O PCIe 6.0 utiliza o novo método de sinal PAM4, responsável por aumentar as taxas de transferência, mas sujeito a um número maior de erros (Imagem: Samtec)

Observado em um gráfico, esse método gera três olhos, e por dobrar o número de bits por pulso, consegue aumentar a quantidade de informação transmitida, bem como a velocidade, de maneira exponencial. No entanto, o PAM4 também é significativamente mais complexo, estando muito mais sujeito a erros.

Para garantir a integridade dos dados, também foi implementado o Forward Error Correction (FEC), correção de erros feita sempre que um pacote de dados é transferido pelo barramento. Em cada pacote, as informações são duplicadas para que o FEC verifique e corrija as inconsistências que podem acontecer no caminho.

Com a decodificação feita, outro mecanismo é ativado, o Cyclic Redundancy Check (Checagem de Redundância Cíclica), ou CRC, que vai cruzar as informações e checar se há inconsistências. Caso haja algum problema, o CRC retorna um sinal para o emissor dos dados, para que o pacote de informações seja enviado novamente.

Para garantir a integridade dos dados, foram implementados correção de erros e pacotes de informações de tamanho fixo, os FLITs (Imagem: PCI-SIG)

No entanto, para que essa correção de dados seja feita, os pacotes precisam ter tamanhos fixos, possibilitados pela última grande novidade do PCIe 6.0, o modo Flow Control Unit (FLIT). De maneira bastante resumida, trata-se de um novo método de codificação dos dados que mantém fixo o tamanho dos pacotes de dados, identificados agora como FLITs - em gerações passadas, os pacotes poderiam ter tamanhos variáveis.

Visando entregar o máximo de eficiência nas transferências, cada FLIT comporta 256 bytes. Vale destacar que, ainda que o tamanho máximo não seja variável, um FLIT pode transferir informações de tamanhos variáveis, garantindo a flexibilidade no tráfego dos dados. Mesmo com tantas mudanças, o PCI-SIG garante não haver impacto na velocidade de comunicação, que segue sem latência.

Retrocompatibilidade é mantida

O último destaque da nova geração do barramento é a retrocompatibilidade, ou seja, o suporte a todas as gerações antigas, incluindo o PCIe 1.0, outro dos pilares do desenvolvimento da interface junto à meta de dobrar a largura de banda a cada geração.

As novas tecnologias do PCIe 6.0, como o sinal PAM4 e o FEC, exigem novos componentes para funcionar e, assim sendo, para garantir o suporte aos padrões antigos, os dispositivos que utilizarem a 6ª geração da conexão PCIe deverão contar com hardware que seja capaz de atender tanto às necessidades do novo protocolo, como também os das versões anteriores.

A retrocompatibilidade é importante não apenas para consumidores comuns, como também para grandes corporações, cientistas, data centers e outros clientes que exijam taxas elevadas de transferência por garantir que a transição para versões mais modernas ocorra sem dificuldades, sem afetar os investimentos em tecnologias preparadas para versões antigas do barramento.

Fim dos slots x12 e x32 e mais mudanças

O PCI-SIG definiu ainda mais algumas mudanças interessantes para o novo protocolo, que visam otimizar sua implementação. Entre elas está a extinção dos slots x12 e x32, munidos de 12 e 32 pistas respectivamente - segundo o órgão regulador, ambos foram pouco adotados em todos os mercados em que a interface é utilizada, fator que motivou sua remoção da lista de especificações.

Assim sendo, o PCIe 6.0 disponibilizará os seguintes formatos:

Vale destacar que algumas características, como os requerimentos elétricos dos slots, ainda não foram definidas, já que ajustes serão feitos conforme o hardware começar a ser fabricado. O grupo também divulgou diversos materiais explicativos e sessões completas de perguntas e respostas acerca de aspectos mais técnicos do PCIe 6.0, que podem ser conferidos diretamente no site oficial da PCI-SIG.

O barramento PCIe 6.0 ainda não possui uma data específica para estrear no mercado, mas foi anunciado que a nova interface deve priorizar inicialmente segmentos que exijam grandes taxas de transferência, como a Computação de Alta Performance (HPC), data centers, Inteligência Artificial e a indústria automotiva. Caso siga cronograma similar ao do PCIe 5.0, a tecnologia só deve chegar aos dispositivos gamer e máquinas de uso comum entre 2024 e 2025.

Fonte: PCI-SIG, VideoCardz

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